Resumen proyectos 2016

- Interfaz FPGA para adquisición de datos con el módulo RHD2132


Interfaz FPGA para adquisición de datos con el módulo RHD2132.

El presente proyecto se centra en diseñar e implementar un IP Core en lenguaje VHDL que haga de interfaz para dos módulos RDH2132. Estos módulos realizan el front-end analógico de señales bio- lógicas y permiten muestrear hasta 32 canales a 30kSample/s cada uno. El sistema implementado es capaz de manejar los módulos en su máxima capacidad y además permite modificar parámetros como la cantidad de canales y la frecuencia de muestreo en ejecución. La implementación del pro- yecto fue realizada utilizando la herramienta Quartus II de Altera y testeada en la placa de desarro- llo DE0 de terasIC, que posee un FPGA Cyclone III.


Última modificación: jueves, 3 de agosto de 2017, 17:15