Clase introductoria a la tecnología de los FPGAs y catalogo de productos de Xilinx.

Introducción a VHDL

Proceso de diseño de circuitos digitales

Depuración de errores

Transparencias de clase

Opciones para interconexión de cores IP

En caso de que al querer clonar un repo de el mensaje:

"SSL certificate has expired"

git config --global http.sslVerify "false"

Practica 1

Objetivos

• Familiarizarse con la metodología de diseño de circuitos digitales.
  
• Describir circuitos digitales mediante el lenguaje de descripción Hardware VHDL
  
• Familiarizarse con el software de desarrollo para Dispositivos Lógicos Programables
  

Descripción general del problema

Práctica 2

Objetivos

• Familiarizarse con el diseño de circuitos secuenciales modo reloj.

• Familiarizarse con la prueba de circuitos en la placa DE0.

• Familiarizarse con el software de desarrollo para Dispositivos Lógicos Programables Quartus II de Altera.

Descripción general del problema

Práctica 3

Objetivos

• Uso de módulos parametrizables de Altera para el diseño de circuitos digitales más complejos.

• Familiarización con el uso de los M9K de la familia Cyclone III de Altera.

• Familiarización con las herramientas de análisis de tiempo de Altera y optimización para frecuencia máxima de funcionamiento.

• Realización hardware de un algoritmo de procesamiento de señales sencillo.

Descripción general del problema

Modificar el cirtuito de la práctica anterior utilizando divisores que no son potencia de 2:

Yn = 1/3 Xn + 1/5 Xn-1 + 1/7 Xn-2 + 1/7 Xn-3

Analizar los reportes del análisis de temporización de Altera y utilizar técnicas de pipeline para mejorar la frecuencia máxima del circuito.

Utilizar el módulo lpm_divide de Altera para implementar las divisiones y el módulo altpll para obtener frecuencias de reloj mayores a los 50 MHz del oscilador de la placa.

Práctica 4

Objetivos

• Tomar contacto con el estándar Wishbone para interfaces entre módulos (IP cores) dentro de un sistema integrado en un chip (System on Chip o SoC). Se usarán transferencias simples de lectura y escritura.

Descripción general del problema

En el ejemplo se muestra como hacer un diseño, partiendo el problema en varios módulos escritos en VHDL

El ejemplo implementa un bloque con 2 entradas (A[7..0], B[7..0]) que son registradas en los flancos ascendentes de CLK ( en caso de que ENA=1). 

La salida (S[7..0]) es la suma de las entradas A y B registradas.

JTAG a Wishbone Master | Diseño de referencia

System Console se puede lanzar directamente de linea de comando:

C:\altera\13.1\quartus\sopc_builder\bin\system-console.exe

Si da un error Cannot load ...... jvm.dll hay que copiar el archivo MSVCR71.DLL

desde $QUARTUS_ROOTDIR/bin/jre/bin/MSVCR71.DLL 

a $QUARTUS_ROOTDIR/bin/MSVCR71.DLL. 

Serie a Wishbone Master | Diseño de referencia

Descripción general

• instancia de bloque serie2wbm
• instancia de bloque wb_register
• multiplexor conectado a instancias de bloques hex27seg y estos a los display 7 seg de forme de visualizar :
• contenido de wb_register (MUX_SEL = 1)
• bus de direcciones de serie2wbm (MUX_SEL = 0)

Detalle de algunas entidades

serie2wbm

• Seteo de dirección en registro interno:
• 1. Enviar byte X"01"
• 2. Enviar byte con dirección a cargar en registro
• Ciclo de escritura WB
• 1. Enviar byte X"02"
• 2. Enviar byte con dato a escribir en esclavo WB
• Ciclo de lectura WB
• 1. Enviar byte X"04"
• 2. una vez recibido el dato por parte del maestro WB, es enviado en forma serie

• serie2wbm
• uart
• uart_rx
• uart_tx
• wb_master

• Para Fclk=25.175MHz y 9600bps => BAUD_RATE_16x_COUNTER_REFERENCE = F_CLK_I/(BPS * 15) -1 = 25175000 / (9600 * 15) -1 = 174

Simulación

• Utilizar un CLK_I con una frecuencia de 10Mhz
• setear el generic BAUD_RATE_16x_COUNTER_REFERENCE en la instancia de serie2wbm en serie2wbm_ref_design en 2
• ajustar tamaño de grilla de simulación a tiempo de bit 4.5us

Archivos disponibles

Herramientas comunicación serie

Conversor RS232-TTL utilizado en el curso

Señales

Archivos de diseño

• esquemático y placa en formato PDF
• esquemático y placa en formato Eagle CAD 5
  

Software

Hercules utility

Bray++ Terminal

Proyecto utilizado en clase de In System Memory

Falta crear entidad ramwiz

Horarios, ganancia, etc.