Diseño Lógico 2
Tema | Nombre | Descripción |
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Acta del curso: |
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Cartelera | ||
Teóricos | Clase introductoria a la tecnología de los FPGAs y catalogo de productos de Xilinx. |
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Introducción a VHDL |
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Proceso de diseño de circuitos digitales |
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Snapshot de git con ejemplo de generador de pulsos |
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Transparencias de clase |
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Depuración de errores |
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Opciones para interconexión de cores IP |
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Laboratorios | Practica 1Objetivos
Descripción general del problemaImplementar un contador de segundos. La cuenta se desplegará en los display de 7 segmentos y se podrá volver a 0 mediante uno de los pulsadores de la placa. |
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Práctica 2Objetivos
Descripción general del problemaDiseñar el control para un sistema con un contador de segundos y un cronómetro. |
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Práctica 3Objetivos
Descripción general del problemaModificar el cirtuito de la práctica anterior utilizando divisores que no son potencia de 2: Yn = 1/3 Xn + 1/5 Xn-1 + 1/7 Xn-2 + 1/7 Xn-3 Analizar los reportes del análisis de temporización de Altera y utilizar técnicas de pipeline para mejorar la frecuencia máxima del circuito.
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Práctica 4Objetivos
Descripción general del problemaEl sistema a diseñar permitirá, desde un PC, escribir y leer varios dispositivos esclavo conectados a un bus Wishbone.Para esto se utilizará un IP Core que recibe comandos a través de la conexión JTAG y los traduce en ciclos Wishbone. |
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Material de apoyo | En el ejemplo se muestra como hacer un diseño, partiendo el problema en varios módulos escritos en VHDL El ejemplo implementa un bloque con 2 entradas (A[7..0], B[7..0]) que son registradas en los flancos ascendentes de CLK ( en caso de que ENA=1). |
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El presente recurso ilustra en una forma muy básica y guiada, como crear un proyecto utilizando el Quartus II de Altera, compilarlo y simularlo. |
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El archivo corresponde a un proyecto que tiene una entidad REGISTRO de ancho 8. El proyecto contiene simulación y asignación de dispositivo. El archivo fue generado utilizando la función Archivar proyecto del Quartus II de Altera. |
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Archivos con hojas de datos y manuales |
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Ayuda de Maxplus2. Vean Project Reliability Guidelines. |
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Links con información de interes (VHDL, FPGAs, IP-Cores, etc.) |
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Especificación y nota de aplicación de estándares de interconexión |
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JTAG a Wishbone Master | Diseño de referencia |
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Serie a Wishbone Master | Diseño de referenciaDescripción generalEl diseño serie2wbm_ref_design es un diseño de referencia que permite experimentar con diseños con interfaz wishbone y con el diseño serie2wbm.El diseño esta pensado para ser utilizado en la placa UP1 de altera (chip EPF10K20RC240-4) y contiene:
![]() Detalle de algunas entidadesserie2wbmDescripcion : Modulo Serie 8N1 a WB MasterEl WM Master realiza ciclos Wishbone de Lectura o Escritura simple a la dirección contenida en registro interno. Protocolo de comunicación y control a través del puerto serie:
Entidades que componen el diseño:
Generics: BAUD_RATE_16x_COUNTER_REFERENCE
SimulaciónPara simular el diseño de referencia y diseños que utilicen el bloque serie2wbm se sugiere:
![]() Archivos disponiblessim_AddressSet_WriteByte_ReadByte.vwf: Vector para simulaciónvhdl.zip: archivos VHDL: serie2wbm_ref_design.vhd, serie2wbm.vhd, wb_register.vhd y hex27seg.vhd pin_assignament.txt: lineas a agregar en archivo .QSF para asignar pines rápidamente. |
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Herramientas comunicación serieConversor RS232-TTL utilizado en el cursoSeñales![]() Archivos de diseñoEl circuito fue diseñado con el software CAD Eagle versión 5.Al pié de página puede encontrarse:
SoftwareHercules utilitySoftware que permite comunicarse en en forma serie con una aplicación. Permite enviar y recibir archivos, caracteres ASCII y hexa, etc.El software esta disponible al pie de la página y en el sitio web del desarrollador. Bray++ TerminalOtro programa emulador de terminal similar al anterior.Es solo un ejecutable, no hace falta instalar. Se puede descargar en: http://hw-server.com/software/termv19b.html |
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Ejemplos de hardware, software y documentación sobre el procesador T80. |
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Proyecto utilizado en clase de In System Memory |
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Falta crear entidad ramwiz |
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Proyectos años anteriores | - Interfaz FPGA para adquisición de datos con el módulo RHD2132 |
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- Ecualizador de audio de 11 bandas - Capturador de eventos para OPENMSP430 - Interfaz RS232 - Dali |
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Listado de proyectos realizados por los alumnos en ediciones anteriores del curso. |
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Resumen de los proyectos del año 2019. |
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Tema 10 | Horarios, ganancia, etc. |
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Tema 11 | Punteo clase inicial |
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Punteo clase inicial |
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Punteo clase inicial |
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Punteo clase inicial |