Reunión inicial

Placas prestadas:

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• Objetivos:
• Abordaje de diseños digitales complejos (modularidad, interfaces, interacción con diseños de 3eros., MUCHO debugging)
• Búsqueda de oportunidades de diseño: paralelización, alta demanda de entrada/salida, sistemas embebidos, reprogramación.

Proyectos de años anteriores:

• 2020:
• Controlador salidas digitales con alto poder de corte
• Detector de sobretensiones
• Migrar procesador RiscV y enrono desarrollo a DE0
  

• • 2019:
  • Controlador módulo led para micro SISEM
  • Generador de Sampled Values
  • Algoritmos ECG
  
  
• 2018:
• Controlador módulo led
• generador de fuente de sincronismo (1PPS/IRIG)
• Controlador para experimento de física (trigger de laser s histograma de tiempos)
• Algoritmos Evolutivos en FPGA
• 2017:
• Sniffer RED CAN: Logran decifrar comandos (por ejemplo acelerador, encendido luces, etc) (IP Core + Procesador)
• HDMI a Pixel led
• Comparación de herramientas HLS
• 2016:
• IP Core para adquisición de muestras de conversores AD de 32 canales a máxima frecuencia
• 2015:
• Detector de fallas en buses de comunicación
• Estudio de implementación de FFT para diferentes FPGAs
• Medidor de consumo de subrutinas (IP Core + Procesador) 

Temas a tratar en clase incial

• Cupos: 12 ( 4 proyectos x 3 integrantes)
  
• Calendario
• Horarios propuestos: TBD
• Confirmación inscripción (mail a sebfer@fing.edu.uy)
• último plazo: lunes 8 a las 17:00
• Inscripción en Bedelía
• Herramientas a utilizar
• placa DE0, préstamo una placa por grupo (www.terasic.com)
• Quartus (versión 13.0 en sus casas)
• Ganancia del curso
• Asistencia a clase teóricos.
• (se puede faltar a UNA clase pero en ese caso deben completar un trabajo obligatorio)
• Desempeño en Laboratorios
• Proyecto: 
• Presentaciones de avance
• Demo
• Documentación
• Defensa

Confirmaron: