Perfilado de sección

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  Diseño Lógico 2

  
  

  
  

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• Seleccionar sección Encuestas de opinión estudiantil sobre el curso y los docentes de GRADO

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  Encuestas de opinión estudiantil sobre el curso y los docentes de GRADO

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• Seleccionar sección Estudiantes de Posgrado

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  Estudiantes de Posgrado

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  Cartelera

  Horarios y salones 2025:

  • lunes y miércoles 18:30: sala UDELAR C

   

  • Seleccionar actividad Cronograma curso 2025

    

    Cronograma curso 2025 Archivo

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• Seleccionar sección Teóricos

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  Teóricos

   

  • Seleccionar actividad T1- Arquitectura de FPGAs

    

    T1- Arquitectura de FPGAs Archivo
  • Seleccionar actividad Presentacion Catalogo Xilinx 2022

    

    Presentacion Catalogo Xilinx 2022 Archivo
  • Seleccionar actividad T2- Introducción al VHDL

    

    T2- Introducción al VHDL Archivo
  • Seleccionar actividad T3- Proceso de diseño

    

    T3- Proceso de diseño Archivo
  • Seleccionar actividad T3- Depuración de errores

    

    T3- Depuración de errores Archivo
  • Seleccionar actividad T5- Recomendaciones de diseño - RTL

    

    T5- Recomendaciones de diseño - RTL Archivo
  • Seleccionar actividad T6.5 - Análisis de tiempos con TimeQuest

    

    T6.5 - Análisis de tiempos con TimeQuest Archivo
  • Seleccionar actividad T7-Interconexión de cores

    

    T7-Interconexión de cores Archivo
  • Seleccionar actividad T7-Wishbone - Zoom 2021

    

    T7-Wishbone - Zoom 2021 URL
  • Seleccionar actividad Uso de Git

    

    Uso de Git Carpeta

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• Seleccionar sección Laboratorios

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  Laboratorios

  • Seleccionar actividad Inscripción de grupos de Laboratorio

    

    Inscripción de grupos de Laboratorio Elección de grupo

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  • Seleccionar actividad Practica 1

    

    Practica 1 Carpeta
  • Seleccionar actividad Práctica 2

    

    Práctica 2 Carpeta
  • Seleccionar actividad Práctica 3

    

    Práctica 3 Carpeta
  • Seleccionar actividad Práctica 4

    

    Práctica 4 Carpeta
• Seleccionar sección Tareas

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  Tareas

  • Seleccionar actividad Crear sistema con Master WB y 2 esclavos WB

    

    Crear sistema con Master WB y 2 esclavos WB Tarea

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• Seleccionar sección Material de apoyo

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  Material de apoyo

  Material de apoyo

  • Seleccionar actividad Ejemplo sencillo de un diseño VHDL

    

    Ejemplo sencillo de un diseño VHDL Página
  • Seleccionar actividad Tutorial básico de Diseño

    

    Tutorial básico de Diseño Página
  • Seleccionar actividad Archivo: Proyecto Quartus II de un registro

    

    Archivo: Proyecto Quartus II de un registro
  • Seleccionar actividad Hojas de Datos y Manuales

    

    Hojas de Datos y Manuales Carpeta
  • Seleccionar actividad Help de MaxPlus2

    

    Help de MaxPlus2 URL
  • Seleccionar actividad Links de interes

    

    Links de interes Página
  • Seleccionar actividad Estándares de interconexión enre IP Cores

    

    Estándares de interconexión enre IP Cores Carpeta
  • Seleccionar actividad Ejemplo WB-Classic Esclavo | GitLab

    

    Ejemplo WB-Classic Esclavo | GitLab URL

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  • Seleccionar actividad JTAG a Wishbone Master | Diseño de referencia

    

    JTAG a Wishbone Master | Diseño de referencia Carpeta
  • Seleccionar actividad Serie a Wishbone Master | Diseño de referencia

    

    Serie a Wishbone Master | Diseño de referencia Carpeta
  • Seleccionar actividad Herramientas comunicación serie

    

    Herramientas comunicación serie Carpeta
  • Seleccionar actividad Core T80

    

    Core T80 Carpeta
  • Seleccionar actividad Application Notes

    

    Application Notes Carpeta
  • Seleccionar actividad Proyecto demo memoria Altera. Completo con memoria

    

    Proyecto demo memoria Altera. Completo con memoria Archivo
  • Seleccionar actividad Gen pulso v2

    

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  • Seleccionar actividad Proyecto InSystem Sin memoria creada

    

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  • Seleccionar actividad Slides Sources and Probes

    

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  • Seleccionar actividad Tecnicas y trucos para hacer VHDL reutilizable

    

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  • Seleccionar actividad Tutorial para usar ModelSim de Altera

    

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  • Seleccionar actividad Lab1-docentes

    

    Lab1-docentes Archivo

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  • Seleccionar actividad Proyecto control de módulos LED

    

    Proyecto control de módulos LED Página

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  • Seleccionar actividad Acceso a memoria utilizando TCL

    

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  Proyectos años anteriores

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  • Seleccionar actividad 15/julio/2024 - demo. entrega de fuentes utilizados

    

    15/julio/2024 - demo. entrega de fuentes utilizados Tarea
  • Seleccionar actividad 31/julio/2024 - Entrega de informe

    

    31/julio/2024 - Entrega de informe Tarea
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