Duda sobre Hazard estructural entre etapas del Pipeline

Duda sobre Hazard estructural entre etapas del Pipeline

de Maria Valentina Da Silva De Souza -
Número de respuestas: 1
Si consideramos un procesador MIPS con pipeline de 5 etapas, las que son:

F -(1)- Instr. Fetch
D -(2)- Instr. Decode and Reg.Fetch
E -(3)- Exec and Addr. calculation
M -(4)- Memory Access
W-(5)- Write Back


Ahora consideremos las siguiente combinación de instrucciones:

 
               Ciclo 1 | Ciclo2 |Ciclo3 |Ciclo4 |Ciclo5 |Ciclo6 |Ciclo7 |Ciclo8 

LOAD          F            D        E        M      W

Inst 1                        F        D         E      M      W
Ints 2                                  F         D      E      M         W
Ints 3                                             F      D      E          M       W



Entre la instrucción LOAD y la instrucción 3  se produce un Hazard  estructural, porque se intenta usar el mismo hardware para dos propositos diferentes a la vez (el acceso a memoria).

Como las unicas instrucciones que acceden a memoria son LOAD Y STORE, si cambiamos LOAD por otro tipo de instruccion (diferente de store) entonces en este caso no se produciria un hazard estructural no?

Agradezco si alguien me pude aclarar la duda,


Saludos,
Valentina.