En el diagrama, no me queda claro que es lo que hace la cajita "Clock subcycles".
En teorico se dijo algo como que desfaza el clock en otros 4 clocks. Como es que se hace esto? Para que sirve? No se entrarian a mezclar los flancos del clock nuevo con el clock desfazado?
Bueno, lo mejor es que preguntes en el teórico porque es algo difícil de explicar por escrito :)
La idea es que el CPU adentro, tiene que hacer varias cosas en diferentes momentos (siempre entre dos flancos), pero cuenta con un solo reloj desde afuera.
Uno de los ejemplos más claros es la escritura de un registro a partir de la salida de la ALU.
Supongamos que la palabra de control indica que se deben sumar los registros PC y +1, para guardar el resultado en PC.
Esto implica que el banco de registros debe presentar en el bus A el valor de PC y en el bus B el valor de +1, que luego de quedar registrados en sus respectivos latches, van hacia la ALU que calcula el valor.
La idea es que el CPU adentro, tiene que hacer varias cosas en diferentes momentos (siempre entre dos flancos), pero cuenta con un solo reloj desde afuera.
Uno de los ejemplos más claros es la escritura de un registro a partir de la salida de la ALU.
Supongamos que la palabra de control indica que se deben sumar los registros PC y +1, para guardar el resultado en PC.
Esto implica que el banco de registros debe presentar en el bus A el valor de PC y en el bus B el valor de +1, que luego de quedar registrados en sus respectivos latches, van hacia la ALU que calcula el valor.
El valor pasa por el shifter, que carga la salida en el bus C. El bus C entra al banco de registros que debe recibir la entrada y guardarla en el registro PC.
Todo esto no puede hacerse en simultáneo (con el flanco de entrada), en buena medida por los tiempos de propagación. Si se grabara lo que está en el bus C en el mismo momento que la información está llegando a la ALU, el resultado sería desconocido y por lo tanto erróneo.
La solución planteada es utilizar subciclos: A partir de un único reloj (el del sistema) se generan "nuevas" señales de reloj, que no son otra cosa que la señal original retrasada un pequeño instante (menor al período del reloj). Esto permite que según la acción y el componente del CPU, se tengan señales de reloj unas retrasadas de otras.
Ej: Para escribir los bancos de registros se utiliza el subclock 4 mientras que para grabar los latches A y B (las entradas de la ALU) se utiliza el subclock 2.
Notar que el reloj de sistema es único y que el período del mismo es igual al de las señales de subclock, ya que las señales de subclock son la señal original, pero retrasada un pequeño instante.
Espero se entienda.
Saludos.
Todo esto no puede hacerse en simultáneo (con el flanco de entrada), en buena medida por los tiempos de propagación. Si se grabara lo que está en el bus C en el mismo momento que la información está llegando a la ALU, el resultado sería desconocido y por lo tanto erróneo.
La solución planteada es utilizar subciclos: A partir de un único reloj (el del sistema) se generan "nuevas" señales de reloj, que no son otra cosa que la señal original retrasada un pequeño instante (menor al período del reloj). Esto permite que según la acción y el componente del CPU, se tengan señales de reloj unas retrasadas de otras.
Ej: Para escribir los bancos de registros se utiliza el subclock 4 mientras que para grabar los latches A y B (las entradas de la ALU) se utiliza el subclock 2.
Notar que el reloj de sistema es único y que el período del mismo es igual al de las señales de subclock, ya que las señales de subclock son la señal original, pero retrasada un pequeño instante.
Espero se entienda.
Saludos.