[2024][Taller preparación segundo parcial] [Pregunta 4]

[2024][Taller preparación segundo parcial] [Pregunta 4]

de Lorena Paola Rodriguez Lasarte -
Número de respuestas: 1

Subieron esta pregunta como posible pregunta de superescalares pero en las diapositivas no encontré donde se menciona los tipos de procesadores en los que aparece este problema, sin embargo si aparece como se soluciona, detectando el problema en la etapa de decodificación y deteniendo el pipeline o con register renaming, esto significa que los procesadores que no cuenten con eso son los que presentan el problema o se supone que tendría que saber un procesador en especifico?

Desde ya muchas gracias,

Lorena

En respuesta a Lorena Paola Rodriguez Lasarte

Re: [2024][Taller preparación segundo parcial] [Pregunta 4]

de Federico Rivero -
Hola Lorena!

La pregunta no apunta a un nombre de un procesador en particular, sino en qué condiciones se presenta el hazard. En las diapositivas el problema aparece cuando se introducen unidades funcionales de diferente largo, lo cual permite que algunas instrucciones finalicen en diferente orden al establecido por el programa. Describir esto sería una respuesta posible. También aceptaríamos que dijeran que ocurren en en CPUs con pipelines con ejecución/finalización fuera de orden.

Saludos,
Federico