Problema en simulación del bloque de la lógica de interconexión

Re: Problema en simulación del bloque de la lógica de interconexión

de Federico Favaro -
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Hola,

No me doy cuenta cual es el problema con el simulador (lo probé y directamente me cuelga el Quartus y se cierra).

Para que no pierdan más tiempo, les sugiero hacer un testbench en vhdl y simularlo directamente en Modelsim, eso les va a funcionar bien (si tienen dudas sobre esto, me escriben).

Saludos,

Federico