Buenas noches,
en la clase de consulta de ayer expusimos un problema que estábamos teniendo al simular el bloque que contiene la lógica de interconexión, luego de modificar el código tomando las sugerencias continuamos con el mismo problema.
Hicimos dos proyectos en una carpeta que se llama "problema", donde en un caso la simulación anda pero con señales para 3 slaves en vez de 4 y cuando agregamos señales para el último slave la simulación no corre por más que el programa compile.
Aclaro que no vimos ningún warning fuera de lo común que pudiera generar esta falla.
Agradecemos si pueden observar estos casos ya que no nos esta permitiendo avanzar con el final del laboratorio.
Si se realiza la clase de consulta de hoy, asistiremos para consultar esto mismo.
Muchas Gracias!!!
Adjuntamos imágenes:
Cuando anda:
Cuando no anda:
