Buenas tardes, me comunico porque estamos teniendo un inconveniente a la hora de realizar pruebas en la placa.
En el circuito de la parte C, la simulación sale perfecta, pero cuando hacemos pruebas en la placa no sale como es solicitado.
¿Alguna idea en qué le podemos estar errando?
Si dejamos reset en 1 todo el tiempo el circuito funciona normal.
Cuando bajamos reset a 0, en la simulación se muestra que la salida se va a 0 y es independiente del valor de botón. Luego, al volver a activar reset, el circuito funciona normalmente. De ahí deducimos que en la simulación, accionar reset lleva al circuito al estado inicial.
En la placa No ocurre esto. Cuando dejamos botón activo por más de 5 flancos de reloj, la salida empieza a oscilar como se espera. Pero al accionar reset la salida va a 0, y cuando se vuelve reset a 1, la salida sigue oscilando como si nunca se hubiera apagado.
En la imagen se ve mejor lo que nos está ocurriendo. La linea verde es hasta donde la placa se comportó igual que en la simulación. La linea roja es la discrepancia. ¿Es normal que la placa de una salida distinta a la de la simulación?
Hola, en la simulación y en la placa deberían ver lo mismo si hacen exactamente lo mismo. El reset es una señal que deberían utilizar para forzar el circuito modo reloj a un estado particular de manera asíncrona, esto se realiza utilizando las señales PR Y CLR de los FF. De esta manera fuerzan a que los FF tengan un valor particular, correspondiente a la codificación del estado que ustedes quieren que sea el forzado por el reset. Por ejemplo, si quieren forzar al circuito a ir al estado codificado como 00 (suponiendo que tiene menos de 4 estados y 2 FF), conectarán su reset a los CLR de los FF de manera tal que al ser activado el reset se activen estos CLR y se fuercen ambas salidas de los FF a 0. El error debe venir por ese lado, en cómo implementaron el reset.