Estimados, quedó la tarea para que suban el proyecto Quartus con el sistema de un maestro WB y 2 esclavos WB.
https://eva.fing.edu.uy/mod/assign/view.php?id=166652
Les recuerdo que deben hacer una entidad que instancia 2 bloques wb_register es implementa la decodificación y multiplexado de señales de acuerdo a las direcciones del bus Wishbone.
Esta entidad es la que usan para crear el simbolo que insertan en el esquemático del diseño de referencia sustituyendo el registro WB que hay.
Además de esa entidad, deben hacer un Testbench VHDL que la pruebe, realizando una escritura y una lectura a las direcciones 0x0 y 0x1.
Pare el Testbench, tienen este proyecto para basarse: https://eva.fing.edu.uy/mod/resource/view.php?id=166226
La tarea esta abierta hasta el 4 de mayo.Saludo.