error Unable to open ... .msim.vcd

error Unable to open ... .msim.vcd

de Valentina Chagas Bas -
Número de respuestas: 7

Hola, en el archivo del bloque de control de la parte b RTL_A cuando lo compilamos da bien pero cuando hacemos la simulación sale esto:

Unable to open C:/Users/Valentina/Desktop/controlprueba/simulation/qsim/controlprueba.msim.vcd

Error.

Lo hicimos dos veces de 0. Que podría ser?
Gracias!!

En respuesta a Valentina Chagas Bas

Re: error Unable to open ... .msim.vcd

de Agustin Perez Fernandez -
Buenas, tengo el mismo error. 
Adjunto pantallaEste es el error
En respuesta a Agustin Perez Fernandez

Re: error Unable to open ... .msim.vcd

de Juan Pablo Oliver -
Buscando un poco en los foros de Altera hay gente que reporta ese error cuando tienen alguna variable que se llama "reg" en las formas de onda.
Suena bastante raro, pero parece ser que "reg" sería una palabra reservada (en algún proceso intermedio)

Podrían pasarme todo el diseño? o dejarlo en algún lado que yo lo pueda bajar?

https://community.intel.com/t5/Intel-Quartus-Prime-Software/vhdl-file-syntax-or-logic-error-result-in-that-unable-open-vcd/td-p/187726
En respuesta a Valentina Chagas Bas

Re: error Unable to open ... .msim.vcd

de Ignacio Boero De Galvez -
Buenas! Con nuestro grupo tenemos exactamente el mismo error tambien
En respuesta a Ignacio Boero De Galvez

Re: error Unable to open ... .msim.vcd

de Nicolas Romero Varela -
En respuesta a Nicolas Romero Varela

Re: error Unable to open ... .msim.vcd

de Juan Pablo Oliver -
Bueno, primero que nada gracias a todos los que me mandaron su diseño.

ATENCION: Este error les va a pasar a todos!
Es un problema de esta versión de Quartus.
 
El asunto es que no se puede usar una señal con el nombre "time" ni "Time"
 
Cambien Time por cualquier otro nombre, por ejemplo Timer y la cosa se arregla.
 
Prueben y avisen cómo les fue!
 
(Más en general no se pueden usar nombres de señales que sean palabras reservadas de Verilog, por ejemplo "time" o "reg").