Charla : Aceleración por Hardware: Desarrollo en FPGAs con High-Level Synthesis

Charla : Aceleración por Hardware: Desarrollo en FPGAs con High-Level Synthesis

de Sebastian Fernandez -
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Este martes 27 a las 18:30, Federivo Favaro nos va a estar hablando de :

Aceleración por Hardware: Desarrollo en FPGAs con High-Level Synthesis

Resumen

En la computación de alta performance (HPC) existe una creciente preocupación por el consumo de energía, ya que se ha convertido en una de las mayores limitaciones en el diseño plataformas de hardware. Hace más de una década, aumentar la performance de dispositivos single-core dejó de ser trivial debido a la imposibilidad de disipar la potencia consumida. Esto produjo una revolución en los dispositivos multi-core y, más recientemente, en las GPUs. En este contexto, las FPGAs han tenido un resurgimiento como una de las alternativas más eficientes energéticamente en el contexto de la aceleración de hardware, ofreciendo también una gran flexibilidad y un rendimiento razonable en términos de tiempo de ejecución. Sin embargo, la estrategia clásica para el diseño con FPGAs implica el uso de lenguajes de descripción de hardware de bajo nivel, como VHDL o Verilog. Estos requieren un conocimiento especializado del hardware subyacente, imponen largos tiempos de desarrollo y complejos testeos. Por esta razón, los FPGAs no han sido adoptados masivamente por la comunidad de HPC. Sin embargo, más recientemente los fabricantes han hecho grandes esfuerzos para adoptar lenguajes de síntesis de alto nivel (HLS) como C/C++ u OpenCL, acompañado del desarrollo de plataformas y herramientas orientadas a la aceleración de hardware.
En esta charla se plantean las motivaciones que dan lugar a las FPGAs como una alternativa eficiente para aceleración de hardware en contextos de HPC, y se presenta la síntesis de alto nivel como alternativa para el desarrollo productivo con estas plataformas.