Buenas, mirando el openfing me surgió una duda respecto al funcionamiento del circuito de la UC durante la etapa de Fetch. Según lo que dice en las notas cada etapa del ciclo de instruccion se ejecuta en un flanco de reloj, entonces si estoy en la etapa de Fetch (usando el circuito del laboratorio de ejemplo) se encienden las señales de PC_wr, IR_wr y MEM_rd todas al mismo tiempo. Lo que no me queda claro es como es posible que funcione correctamente ya que no se encienden en orden sino todas al mismo tiempo y capaz hay un retraso en la lectura en memoria entonces el IR recibiría cualquier cosa (o lo que estaba en el data bus antes). ¿No se toma en cuenta ese intervalo de tiempo minimo?
Gracias, saludos