modo reloj parcial 2018

modo reloj parcial 2018

de Maria Sara Silva Addiego -
Número de respuestas: 5

Buenass, haciendo este diagrama de estados yo hice un estado más, que hace que alarma se prenda un período después que en el de la solución, y para contemplar el caso medio límite que hice en el diagrama de tiempos de que control haga solo un pulso de un período a 1 (entonces tengo que empezar a cargar de nuevo enseguida) tengo que irme a q1 con entradas 00 y salida 01 (para que se prenda alarma) y me voy a q0 con entradas 10, o sea si control no esta apretado y salida a su vez 01 para que se prenda alarma. El tema es que esto hace que mi q3 y q2 no sean equivalentes y no puedo minimizarlo. Entiendo que es innecesario porque alarma se puede prender como se prende con el naranja y yo lo hago esperar un período más, pero estaría mal? porque no está especificado en la letra cuándo se tiene que prender alarma. Los mapas k y eso quedan mucho mas feos pero ta.

En la imagen el verde es mi diagrama de estados, la simulación con naranja es la del diagrama de la solución y las modificaciones en rojo son con mi diagrama. 

Graciass.

Adjunto preg parcial 2018.PNG
En respuesta a Maria Sara Silva Addiego

Re: modo reloj parcial 2018

de Juan Pablo Oliver -

En el dibujo que acompaña la letra está especificado cuando debe activarse la salida Alarma, e incluso la letra dice que hay que ver el diagrama: "En este caso la salida Alarma debe dar un pulso en alto de 1 período de reloj antes de volver a esperar una nueva carga (Ver diagrama)."Diagrama parcial 2018

En respuesta a Juan Pablo Oliver

Re: modo reloj parcial 2018

de Carlos Martin Gruss Sudy -

Una pregunta sobre este tipo de ejercicio, cuando se da una especificación de un modo reloj sin más como en este caso, hasta que etapa del diseño se pretende que lleguemos? Diagrama de estado minimizado alcanza? O procedemos a codificar, hacer los Mapas K de las salidas, etc.?

En respuesta a Carlos Martin Gruss Sudy

Re: modo reloj parcial 2018

de Juan Pablo Oliver -

La letra pide "implementar el circuito modo reloj", hay que llegar hasta el dibujo del circuito (incluyendo minimización de estados y mapas K mínimos)