Hola,
Luego de la consulta del lunes, me parece pertinente hacer un par de aclaraciones.
- Sobre el cálculo de los polos en la parte 3, lo que les sugerimos es bajar la resistencia RF usando el teorema de Miller, para luego realizar las cuentas correspondientes, ya que RF conectada entre gate y drain es lo que dificulta dichas cuentas. El teorema de Miller, usa la ganancia que hay entre los dos nodos (en nuestro caso el gate y el drain del transistor) para determinar las dos resistencias equivalentes que van a tierra en lugar de RF. Esta ganancia en nuestro caso es G = -gm*RDtot, donde RDtot es la resistencia total vista desde el drain del transistor, incluyendo las resistencias de Early (no consideren RF para dicha ganancia). RDtot puede cambiar en función de la zona del bode en que nos encontremos, ya que puede o no incluir la resistencia RL según si C2 es un cortocircuito o un circuito abierto. Recuerden definir un polo dominante (el mayor de ambos), y el otro al menos una década por debajo.
- Alguien me consultó sobre cómo explicar las diferencias entre el rango de salida calculado y el simulado. Y me preguntaba si esas diferencias se podrían deber a los efectos de segundo orden como la saturación de velocidad de los portadores. La respuesta es que esos efectos no pueden explicar las diferencias, porque no están tenidos en cuenta ni en las ecuaciones ni en el modelo usado en el LTSpice. En todo caso, podría explicar una diferencia entre la simulación y una medida del circuito real.
Saludos
Pablo