Buenas, leyendo y releyendo la letra de la practica no me queda claro que puerto es el llamado "CL_PSCLK" que se pide en la parte "b". En el diagrama no hay ninguna entrada ni salida con ese nombre y no se menciona en ninguna otra parte de la letra. Se me ocurre que pueda ser el CLK de los FF de la salida...
Agradezco si pueden dar un poco de luz a este asunto.
Gracias.
Nicolás:
la constante CL_PSCLK que tienen que definir con la directiva:
.equ CL_PSCLK , .....
es la dirección a la que tienen que hacer un OUT para activar el pulso ODSP_CL_PSCLK con el que borran el FF que se prende con el flanco en la entrada PSCLK_I
Gracias Julio, ahora entendí.
Me genera otra duda al respecto:
Solo necesitamos ese puerto para activar el pulso ODSP_CL_PSCLK. Sin embargo para generar eso tengo que hace un OUT como vos decis. Ese OUT, ademas de activar IORQ, WR y validar el puerto que es lo que me interesa, me va a querer cargar el contenido del acumulador en ese puerto de salida. Mi pregunta es: ¿Entonces tendríamos que diseñar en quartus también esa salida (un FF), aunque la salida Q no se conecte a nada, no?
O se puede hacer hacer un OUT sin que realmente escriba salida en ningún lado? (solo el pulso ODSP)
Espero no haber entreverado mucho.
Saludos
Saludos