Hola Rodrigo!
Lo que seguramente estén pasando por alto es que en el segundo acceso del planteamiento de la izquierda, al producirse un miss, se trae desde memoria el bloque que contiene los bytes 0x0020-0x002F y es ubicado en la línea 0 (con tag 0x02), reemplazando el bloque 0x0010-0x001F (con tag 0x01) que fue traído en el primer miss. Debido a este reemplazo, el 3er acceso ahora es un miss, ya que los bits de línea son 0000, por lo tanto la caché compara el TAG almacenado en la línea 0 con el TAG de la dirección. El tag de la caché es el 0x02 y el tag de la dirección es 0x01, con lo cual el resultado es MISS.
Si sigue sin entenderse por favor avisá y lo seguimos viendo.
Saludos!
Federico
Lo que seguramente estén pasando por alto es que en el segundo acceso del planteamiento de la izquierda, al producirse un miss, se trae desde memoria el bloque que contiene los bytes 0x0020-0x002F y es ubicado en la línea 0 (con tag 0x02), reemplazando el bloque 0x0010-0x001F (con tag 0x01) que fue traído en el primer miss. Debido a este reemplazo, el 3er acceso ahora es un miss, ya que los bits de línea son 0000, por lo tanto la caché compara el TAG almacenado en la línea 0 con el TAG de la dirección. El tag de la caché es el 0x02 y el tag de la dirección es 0x01, con lo cual el resultado es MISS.
Si sigue sin entenderse por favor avisá y lo seguimos viendo.
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Federico