Foro del curso

Hola, Joaquín:

Me parece que están confundiendo dos temas acá.

Por un lado, en el diagrama de la placa DE0 (pág. 4 de la letra) se muestra un multiplexor (MUX) que, según se explica, permite seleccionar si las entradas PSCLK_I y PSDAT_I tomarán sus valores de los pines del conector PS/2 (cuando SW[8]=0) o si van a trabajar con el botón BT[2] y SW[0] (cuando SW[8]=1) para generar manualmente dichas señales de entrada. Pueden ver estas conexiones en detalle en el bloque sistema_top.bdf entregado.

Por otro lado, cuando se menciona: "Tener en cuenta que el circuito de la figura se conecta a un sistema con bus triestado mientras que nuestro sistema tiene buses mutiplexados.", esto hace referencia a la multiplexación con una lógica de compuertas AND y OR tal como se describe en el Tutorial de hardware (pág. 3), y tal como se realizó en la Tarea 2 individual.

Espero haber aclarado un poco más la cuestión.

Saludos,

Rob

Buenas,

Agregando alguna aclaración extra a lo dicho por Roberto, me queda la idea de que están modificando las compuertas en bloque "sistema_top.bdf" que no es donde se pretende que trabajen, allí se proveen ya hechas las adaptaciones para conectar el bloque "sistema.bdf" al exterior. En el bloque "sistema.bdf" es donde deben trabajar creando los puertos solicitados y demás. 

Respecto a los buffer tri-estado, estos sí pueden utilizarse en el FPGA, en este caso dejan un pin de salida en alta impedancia implementando una salida en "colector abierto" como comentó Julio en mensaje anterior. Lo que no se puede implementar son buses tri-estado internamente para utilizar de manera bi-direccional.

Espero haber aportado claridad!

Saludos,

Manuel

Buenas,

Muchas gracias a ambos por contestar, ambas respuestas sirvieron para aclarar un par de dudas que teníamos. Teniamos claro que no se puede tocar el sistema_top si, pero habíamos confundido las indicaciones de la letra en cuanto a los tri estado. El problema venía por otro lado al final, eran las conexiones.