Hola, el reset es una entrada asíncrona que lleva al circuito a un estado conocido, para ello, utiliza las entradas asíncronas de nuestros FFs (CL y PR). No se debe considerar como una entrada en nuestros diagramas de estado. Dicho esto, la nota "A los efectos del razonamiento, considerar como si la entrada Reset estuviera sincronizada, aunque deberá utilizarse como entrada asíncrona." refiere a que a la hora de diseñar se considere que luego de un reset siempre vendrán 2 períodos en A con el mismo valor. Si quieren, luego de diseñado, pueden simular su circuito para ver que pasa si esta condición no se cumple.
Slaudos,
Francisco