Hola, tengo una duda respecto a la llave del circuito sample and hold. Pude demostrar que cuando la llave esta off (vin=0), los transistores nMOS y pMOS que forman la llave estan ambos en zona de corte. Cuando la llave esta encendida y ambos conducen, deberian estar ambos saturados/en zona lineal? Empecè a plantear las hipotesis de saturacion y zona lineal, pero como la entrada A (source de los transistores de la llave) lleva una sinusoide, las desigualdades no son estrictas.
Gracias